Verilog HDL

Verilog HDL是一種硬體描述語言(hardware description language)，為了製作數位電路(數字電路)而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 程式語言(en:C programming language)為基礎設計一種語言，可以使工程師比較熟悉跟容易接受。事實上，它產生與 C 程式語言類似的不嚴謹性質，並且大概與Pascal很相像。
這種語言跟傳統的程式設計語言不同，在於它的程式敘述並非嚴格地線性(循序)執行。Verilog 模式包含不同模組(modules)的階層關係。模組(modules)是輸出(inputs)和輸入(outputs)所定義出來的一個集合。在每個模組中，有一串的電線(wires)、暫存器(registers)和子模組(submodules)的定義。並且在每個模組裡面，語言敘述大部分都被群組成為各種的執行區塊(blocks)，用來定義該模組所產生的行為描述。在每個區塊(blocks)內，使用 begin 和 end 的關鍵字來區隔開來，其中的敘述是循序被執行。但是同一個設計，不同的區塊間的執行是平行的。
Verlilog中，僅有部分的代碼被稱為可綜合的(synthesizable)。如果在一個電路設計的模組中僅包含可綜合的敘述，那麼這個電路設計就可以被適當的軟體，綜合為電腦晶片的電路layout。

截自 維基百科